Презентация на тему: Проектирование и технология ЭКБ

Проектирование и технология ЭКБ
Список использованных и рекомендуемых источников
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Планарная технология
Проектирование и технология ЭКБ
Планарн ая технология
Проектирование и технология ЭКБ
Основные операции планарной технологии
Легирование атомами примеси
Окисление кремния
Травление
Локальное травление и фотолитография
Технологический маршрут
Сопроводительный лист
Принципы планарной технологии
Взаимосвязь конструкции интегральных микросхем и технологии их изготовления
Конструктивно-технологические ограничения при разработке и изготовлении интегральных микросхем
Совместимость элементов интегральных микросхем
Локальность технологических обработок
Послойное формирование элементов микросхем
Послойное формирование элементов микросхем
Послойное формирование элементов микросхем
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Масштабирование МОПТ
Физические ограничения масштабирования МОПТ
Проблемы масштабирования МОПТ и пути их решения
Методы улучшения характеристик МОПТ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Перспективные разработки для дальнейшего масштабирования МОПТ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
тенденции в изменении разрешающей способности литографического процесса
CMOS technologies - key features
Физические и механические свойства германия, кремния и арсенида галлия
Схематическое представление кристаллической решетки кремня
Схематическое представление плоскостей с различными индексами Миллера в кубической решетке
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Процесс Чохральского для выращивания кристаллов кремния
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Зонная плавка является одним из наиболее эффективных методов глубокой очистки полупроводников. Идея метода связана с различной растворимостью примесей в
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Проектирование и технология ЭКБ
Список использованных и рекомендуемых источников
1/75
Средняя оценка: 4.4/5 (всего оценок: 18)
Код скопирован в буфер обмена
Скачать (3101 Кб)
1

Первый слайд презентации: Проектирование и технология ЭКБ

Путря Михаил Георгиевич

Изображение слайда
2

Слайд 2: Список использованных и рекомендуемых источников

2 Список использованных и рекомендуемых источников Технология, конструкции и методы моделирования кремниевых интегральных микросхем: в 2 ч. / Королев М.А., Крупкина Т.Ю., Ревелева М.А., под общей ред. Чаплыгина Ю.А. – М.: БИНОМ. Лаборатория знаний. – 2007. Ч. 1: Технологические процессы изготовления кремниевых интегральных схем и их моделирование. – 397 с. Технология, конструкции и методы моделирования кремниевых интегральных микросхем: в 2 ч. / Королев М.А., Крупкина Т.Ю., Путря М.Г., Шевяков В.И., под общей ред. члена-корр. РАН профессора Чаплыгина Ю.А. – М.: БИНОМ. Лаборатория знаний. – 2009. Ч. 2: Элементы и маршруты изготовления кремниевых ИС и методы их математического моделирования. – 422 с. Коледов Л.А. Технология и конструкции микросхем, микропрорцессоров и микросборок: Учебник для вузов / М.: Радио и связь, 1989. – 400 с. Технология СБИС: В 2-х кн. Кн. 2 / Пер. с англ. Под ред. Зи С. – М.: Мир, 2008. – 305 с. Малышева И.А. Технология производства интегральных микросхем: Учебник для техникумов / М.: Радио и связь, 1991. – 344 с. Программа для дистанционного обучения по курсу «Технология СБИС» / http://sbis.karelia.ru/ [ Электронный ресурс ]. – 2009. Киреев В.Ю. «Введение в технологии микроэлектроники и нанотехнологии». ГНЦ РФ «ЦНИИХМ», 2008 г.

Изображение слайда
3

Слайд 3

Изображение слайда
4

Слайд 4

Уровень технологии определяется минимально возможной топологической нормой, т. е. минимальным размером элемента или зазора в периодических структурах с минимальным периодом (с максимальной плотностью упаковки ). L min = ½ pitch (шаг), который в настоящее время определяется по первому уровню разводки.

Изображение слайда
5

Слайд 5

Степень интеграции K i =lgN, N – количество основных элементов, входящих в состав микросхемы K i = ≤ 1 – простая интегральная схема K i = 1÷2 – средняя интегральная схема K i = 2 ÷ 4 – большая интегральная схема (БИС) K i = 4 ÷ 7 – сверх большая интегральная схема (СБИС) K i = 7 ÷ 9 – ультра большая интегральная схема (УБИС) K i ≥ 9 – гигантская интегральная схема (ГИС)

Изображение слайда
6

Слайд 6

Закон Мура: Функциональные возможности высокосовершенных дозу (объем памяти или количество ячеек памяти) и МП (количество транзисторов и быстродействие) удваиваются каждые два года, обеспечивая при этом уменьшение стоимости одной функции на 29% в год. Движущие факторы этого процесса: Уменьшение минимального размера Увеличение площади кристалла Усовершенствование конструкции и топологии микросхемы

Изображение слайда
7

Слайд 7

7 Закон Гордона Мура Современные тенденции масштабирования ИС могут быть сформулированы следующим образом: - новое поколение технологии появляется через каждые три года; - при этом уровень интеграции ИС памяти увеличивается в четыре раза, а логических ИС – в 2-3 раза; - за каждые два поколения технологии (то есть за 6 лет) минимальный характеристический размер уменьшается в два раза, а плотность тока, быстродействие, площадь кристалла и максимальное количество входов и выходов увеличиваются в два раза. Первоначальная формулировка закона звучала так: «Количество транзисторов на ИС удваивается каждые 12 месяцев».

Изображение слайда
8

Слайд 8

Table 1.2. Major milestones in semiconductor processing history. Year Event 1798 Lithography process invented 1855 Fick proposes basic diffusion theory 1918 Czochralski crystal growth technique invented 1925 Bridgman crystal growth technique invented 1952 Diffusion used by Pfann to alter conductivity of silicon 1957 Photoresist introduced by Andrus; oxide masking developed by Frosch and Derrick; epitaxial growth developed by Sheftal et al. 1958 Ion implantation proposed by Shockley 1959 Kilby and Noyce invent the IC 1963 CMOS concept proposed by Wanlass and Sah 1967 DRAM invented by Dennard 1969 Self-aligned polysilicon gate process proposed by Kerwin et al.; MOCVD developed by Manasevit and Simpson 1971 Dry etching developed by Irving et al.; MBE developed by Cho; first microprocessor fabricated by Intel 1982 Trench isolation technology introduced by Rung et al. 1989 CMP developed by Davari et al. 1993 Copper interconnect introduced to replace aluminum by Paraszczak et al.

Изображение слайда
9

Слайд 9

1-Poly and 10-Metal(9Cu + 1Al) Shallow Trench Isolation (STI) Salicide Gate Salicide Source and Drain CMP Planarization IBM

Изображение слайда
10

Слайд 10

Изображение слайда
11

Слайд 11: Планарная технология

11 Планарная технология Основным технологическим методом создания современных интегральных микросхем остается разработанная в конце 50-х годов двадцатого столетия планарная технология. Практически все современные процессы создания широко используемых интегральных микросхем различного назначения основываются на технологических операциях планарной технологии. 1959 Год появления –

Изображение слайда
12

Слайд 12

12 Планарная технология позволяет реализовать групповой процесс изготовления элементов интегральных схем на полупроводниковой подложке одновременно и на одном кристалле

Изображение слайда
13

Слайд 13: Планарн ая технология

13 Планарн ая технология (от англ. planar, от лат. planus – плоский, ровный), – форма организации технологического процесса при изготовлении ИМС, при которой все ее элементы и соединения создаются через плоскость на верхней поверхности подложки без затрагивания ее боковых и жижней стороны. Несколько технологических операций при изготовлении ИМС служат для соединения отдельных элементов в схему и присоединения их к специальным контактным площадкам. Поэтому необходимо, чтобы выводы всех элементов и контактные площадки находились в одной плоскости, что и обеспечивает планарная технология.

Изображение слайда
14

Слайд 14

FEOL (front-end-of-line). Означает первую часть производственного цикла изготовления ИС, в котором отдельные элементы (транзисторы, емкости, резисторы и т.д.) формируются на полупроводниковой пластине. FEOL по сути включает весь комплекс операций до начала формирования металлических слоев разводки. FEOL включает все процессы изготовления КМОП, необходимые для изготовления полностью изолированных элементов КМОП : 1. Выбор типа пластин ; 2. Химико-механическая полировка и очистка. 3. Формирование мелкозалегающей канавочной изоляции ( Shallow trench isolation (STI) ) (or LOCOS in early processes, with feature size > 0.25 μm) 4. Формирование карманов, 5. Формирование затворов, 6. Формирование истоков и стоков. Back-end-of-line (BEOL) означает вторую часть процесса изготовления ИС, когда отдельные элементы соединяются между собой. BEOL начинается когда первый слой металла осаждают на пластину. Этот этап включает формирование контактов, изолирующих слоев, металлических слоев и контактных площадок для внешних соединений (bonding sites for chip-to-package connections). Этапы BEOL: 1. Силидизация областей стоков и истоков, а также поликремниевых областей, 2. Осаждение диэлектрика (первый, нижний слой диэлектрика,) (first, lower layer is Pre-Metal dielectric, PMD - to isolate metal from silicon and polysilicon), Химико механическая полировка ( CMP processing it ), 3. Формирование контактных отверстий в PMD и создание в них контактов, 4. Формирование первого слоя металла, 5. Формирование второго слоя межслойного диэлектрика (this time it is Intra-Metal dielectric), 6. Создание контактных окон для соединения первого и второго металла. Заполнение контактных отверстий металлом CVD process. 7. Повторение пп. 4-6 для всех металлических слоев. 8. Формирование конечного слоя пассивации для защиты ИС.

Изображение слайда
15

Слайд 15: Основные операции планарной технологии

15 Основные операции планарной технологии легирование полупроводника (диффузия примесей в полупроводник и ионная имплантация) окисление кремния травление (жидкостное химическое травление – ЖХТ и плазмохимическое травление – ПХТ фотолитография высокотемпературные обработки полупроводниковых структур (отжиги в различных средах) осаждения тонких пленок различных материалов (слоев проводников и диэлектриков).

Изображение слайда
16

Слайд 16: Легирование атомами примеси

16 Легирование атомами примеси Сущность процессов легирования полупроводника заключается в создании на поверхности полупроводника источника примеси и проведении отжига, при котором примесь проникает с поверхности в глубь материала за счет теплового движения атомов.

Изображение слайда
17

Слайд 17: Окисление кремния

17 Окисление кремния В результате процесса окисления происходит взаимодействие поверхностного слоя кремния с кислородом и создание на поверхности полупроводника пленки оксида SiO 2 или окисла.

Изображение слайда
18

Слайд 18: Травление

18 Травление Травление – это технологическая операция удаления обрабатываемого материала в процессе химического взаимодействия и растворения в подходящем травителе. Локальное травление – это удаление материала с определенной, заранее заданной части поверхности, соприкасающейся с травителем. Другие участки, на которые не должно распространяться действие травления, должны быть защищены инертными к действию травителя материалами.

Изображение слайда
19

Слайд 19: Локальное травление и фотолитография

19 Локальное травление и фотолитография Метод фотолитографии, используюет в качестве защитного слоя стойкое к действию травителей вещество, меняющее свою растворимость под действием света (химически стойкое органическое полимерное соединение - фоторезист ).

Изображение слайда
20

Слайд 20: Технологический маршрут

20 Технологический маршрут Изготовление каждого полупроводникового прибора (соответственно, интегральной микросхемы) идет по строго определенной последовательности. Такая последовательность называется технологическим маршрутом изготовления. Основные технологические маршруты создания кремниевых ИС: Биполярные КМОП БиКМОП

Изображение слайда
21

Слайд 21: Сопроводительный лист

21 Сопроводительный лист На предприятиях микроэлектроники данная последовательность отражена в маршрутной карте ( сопроводительном листе ) соответствующей партии пластин, на которых будут изготовлены конкретные полупроводниковые приборы. В сопроводительном листе отражаются режимы технологических операций и результаты контрольных измерений различных физических и электрических параметров получаемых слоёв и структур ( после соответствующей операции )

Изображение слайда
22

Слайд 22: Принципы планарной технологии

22 Принципы планарной технологии взаимосвязь конструкции интегральных микросхем и технологии их изготовления совместимость элементов (на одном кристалле) локальность технологических обработок послойное формирование элементов микросхем

Изображение слайда
23

Слайд 23: Взаимосвязь конструкции интегральных микросхем и технологии их изготовления

23 Взаимосвязь конструкции интегральных микросхем и технологии их изготовления Проектирование конструкции интегральной микросхемы связано с технологией ее создания. Необходимо учитывать влияние паразитных связей между элементами. Необходимость учёта технологического разброса при выборе значений параметров полупроводниковых приборов

Изображение слайда
24

Слайд 24: Конструктивно-технологические ограничения при разработке и изготовлении интегральных микросхем

24 Конструктивно-технологические ограничения при разработке и изготовлении интегральных микросхем Наряду с конструктивными, эксплутационными и электрическими параметрами для интегральных микросхем вводятся данные, отражающие ограничения технологии. Они определяют оптимальную конструкцию. Для производства микросхем понятия « проектирование » и « технология » тесно взаимосвязаны, при этом технологии принадлежит определяющая роль.

Изображение слайда
25

Слайд 25: Совместимость элементов интегральных микросхем

25 Совместимость элементов интегральных микросхем Единый групповой метод изготовления. Основной элемент – самый сложный элемент ИС - транзистор. На основе транзистора изготавливаются другие элементы ИС. Несовместимость элементов – не всегда «препятствие» для создания ИС, но значительное повышение себестоимости

Изображение слайда
26

Слайд 26: Локальность технологических обработок

26 Локальность технологических обработок Во время технологических операций обрабатывается не вся поверхность пластины. Методы локальных технологий : масочная технология: трафареты и шаблоны (фотошаблоны); безмасочные технологии (электронный луч, ионный луч, лазер) – по программе с ЭВМ.

Изображение слайда
27

Слайд 27: Послойное формирование элементов микросхем

27 Послойное формирование элементов микросхем Локальные обработки различных участков пластины выполняют многократно. Фотолитографический цикл: 2 типа

Изображение слайда
28

Слайд 28: Послойное формирование элементов микросхем

28 Послойное формирование элементов микросхем Фотолитографический цикл: 1 тип ЛЕГИРОВАНИЕ Окисление Фотолитография Травление через ФРМ Удаление ФР Легирование

Изображение слайда
29

Слайд 29: Послойное формирование элементов микросхем

29 Послойное формирование элементов микросхем Фотолитографический цикл: 2 тип ПОЛИКРЕМНИЙ МЕТАЛЛИЗАЦИЯ Осаждение слоя Фотолитография Травление через ФРМ Удаление ФР

Изображение слайда
30

Слайд 30

Изображение слайда
31

Слайд 31

Изображение слайда
32

Слайд 32

Изображение слайда
33

Слайд 33

В последние десятилетия основной фактор повышения степени интеграции -масштабирование (уменьшение размеров элементов )

Изображение слайда
34

Слайд 34

З атвор из проводящего поликремния отделен от канала транзистора тончайшим (толщиной всего 1,2 нм или 5 атомов!) слоем диоксида кремния (материала, десятилетиями используемого в качестве подзатворного диэлектрика).

Изображение слайда
35

Слайд 35

С ростом степени интеграции СБИС и систем на кристалле увеличивается доля чипов, содержащих аналоговые блоки, которые обеспечивают взаимодействие с окружающим миром, необходимое для крупных и функционально законченных систем. К транзисторам для аналоговых и цифровых применений предъявляются противоречивые требования. Для цифровых СБИС пороговое напряжение нельзя снижать неограниченно, поскольку при этом увеличивается подпороговый ток, который определяет потребление энергии СБИС в неактивном состоянии. Верхний предел порогового напряжения ограничивается четвертью от напряжения питания, которое стараются снизить для уменьшения потребляемой мощности. Однако для аналоговых схем идеальным является нулевое пороговое напряжение V t = 0, что увеличивает динамический диапазон аналоговой схемы, определяемый разностью между напряжением на затворе и V t. Особыми требованиями к "аналоговым" транзисторам являются также повышенная нагрузочная способность (ток стока в режиме насыщения), линейность и малые нелинейные искажения на малом сигнале.

Изображение слайда
36

Слайд 36

Изображение слайда
37

Слайд 37

Требования к такому материалу весьма серьезны: высокая химическая и механическая (на атомарном уровне) совместимость с кремнием, удобство производства в едином цикле традиционного кремниевого техпроцесса, но главное - низкие утечки и высокая диэлектрическая проницаемость

Изображение слайда
38

Слайд 38

Изображение слайда
39

Слайд 39

Изображение слайда
40

Слайд 40

Столь малая толщина диэлектрика необходима для получения не только малых габаритов транзистора в целом, но и для его высочайшего быстродействия (отдельно такой транзистор способен работать на частотах в десятки гигагерц!). Упрощенно - чем ближе затвор к каналу транзистора (то есть, чем тоньше диэлектрик), тем «большее влияние» в плане быстродействия он будет оказывать на электроны и дырки в канале транзистора. Однако обратной стороной этого является большая «прозрачность» такого тонкого диэлектрика для паразитных электронов утечки из затвора в канал (идеальный МОП-транзистор должен пропускать ток от истока к стоку и не пропускать - от затвора к истоку и стоку). И в современных высокоинтегрированных микросхемах с сотнями миллионов транзисторов на одном кристалле токи утечки затворов становятся одной из фатальных проблем, препятствующих дальнейшему наращиванию количества транзисторов на кристалле. Более того, чем меньше по размерам мы делаем транзистор, тем тоньше нужно делать подзатворный диэлектрик. Но при его толщинах менее 1 нм резко (по экспоненте) возрастают туннельные токи утечки, что делает принципиально невозможным создание традиционных транзисторов менее определенных «горизонтальных» размеров (если при этом мы хотим получить от них хорошие скоростные характеристики ). В современных чипах почти 40% энергии может теряться из-за утечек.

Изображение слайда
41

Слайд 41

слабая зависимость порогового напряжения от напряжения на стоке слабая зависимость порогового напряжения от длины и ширины канала большая передаточная проводимость большое выходное сопротивление малые сопротивления областей истока и стока большая нагрузочная способность минимальные емкости затвора и p-n-переходов 41 Основные проблемы микроминиатюризации МОПТ Туннелирование через затвор Инжекция горячих носителей в окисел Прокол между истоком и стоком Утечки в подпороговой области Уменьшение подвижности носителей в канале Увеличение последовательного сопротивления между истоком и стоком Уменьшение запаса между пороговым напряжением и напряжением питания Разброс параметров техпроцесса, который растёт с уменьшением размеров транзистора Желаемые характеристики МОПТ: Проблемы, возникающие при масштабировании МОПТ:

Изображение слайда
42

Слайд 42: Масштабирование МОПТ

42 Технология, нм 180 130 90 65 45 32 22 Год внедрения 1999 2001 2003 2005 2007 2009 2011 Подзатворный диэлектрик SiO 2 3-4 нм SiO 2 2-3 SiO 2 1, 2 нм SiO 2 1, 2 нм High-K High-K High-K Канал Si Si Strained Si Strained Si Strained Si Strained Si Strained Si Материал затвора Si * Si * Si * Si * Me Me Me Материал межсоединений Al Al Cu Cu Cu Cu - Минимальный размер, нм 130 90 60 42 30 21 13 Количество транзисторов, млн/кристалл 108 276 553 1100 2200 4400 8800 Напряжение питания, В 1,5÷1,8 1,2÷1,5 0,9÷1,2 0,8÷1,1 0,7÷1,0 0,6÷0,9 0,5÷0,8 Количество слоев металлизации 6-7 7-9 10-12 11-15 12-16 13-17 13-17 Ток утечки при 100 ˚ С, нА/мкм 7 10 16 40 80 160 - Количество Ф/Л 23 25 31 33 35 37 39 Сравнительная таблица технологий XXI века:

Изображение слайда
43

Слайд 43: Физические ограничения масштабирования МОПТ

43 Параметр Предельное значение Физическое ограничение Минимальная величина одного элемента 0,03 нм Статистические флуктуации легирования подложки, разрешение фоторезиста, космические лучи и радиоактивность Толщина подзатворного диэлектрика 2,3 нм Туннельные токи через диэлектрик Мелкозалегающие слаболегированные области исток/стока ( LDD -области) 15 нм Большое сопротивление Подлегирование канала V t =0.25 В Подпороговый ток Минимальная плотность тока 10 -6 А/см 2 Дискретность заряда электрона, флуктуации встроенного заряда Предельное быстродействие 0,03 нс Скорость света Минимальное напряжение питания 0,025 В Тепловой потенциал kT /q Максимальное напряжение питания Зависит от особенностей структуры Пробой подзатворного диэлектрика, смыкания областей истока и стока Максимальная плотность тока Зависит от материала металлизации и контактов Электромиграция, падения напряжения на паразитных сопротивлениях контактов Минимальная мощность при f =1 кГц 10 -12 Вт/элемент Шумы, тепловая энергия, диэлектрическая постоянная Максимальная мощность – Теплопроводность подложки и компонентов схемы Количество элементов на кристалл 10 9 Совокупность всех ограничений

Изображение слайда
44

Слайд 44: Проблемы масштабирования МОПТ и пути их решения

44 Проблемы Решение 1. Подзатворный SiO 2 утечки при толщине ниже 2 нм Замена SiO 2 на диэлектрик с высокой диэлектрической проницаемостью 2. Сток-истоковые области короткоканальные эффекты 2.1. Разгонка имплантированной примеси при последующей активации (создание мелких переходов) 1)Предварительная аморфизация 2)Быстрый термический отжиг 3)Быстрая термическая диффузия из газовой фазы, из твердых источников; лазерное легирование, ионно-плазменная имплантация 2.2. Смыкание областей обеднения истока и стока за счет обратно смещенного перехода сток-исток 1)Увеличение степени легирования подложки 2) КНИ-структуры с использованием полностью обедняемых отсеченных слоев 2.3. Утечки между затвором и стоком на стоковом переходе при высокой напряженности электрического поля в области перекрытия стоком затвора Введение дополнительных слабо легированных областей стока/истока 2.4. Увеличение сопротивления сток-истоковых областей Создание «приподнятых» сток-истоковых областей 2.5. Утечки, увеличение емкости сток-подложка, рост порогового напряжения при высокой степени легирования подложки Создание вокруг сток-истоковых слоев областей с противоположным типом проводимости 3. Затвор 3.1. Уменьшение литографической длины затвора Электронная литография, рентгеновская литография в области экстремального ультрафиолета ( λ = 13 нм), ИЛ 3.2. Обеднение поликремниевого затвора Использование металлических затворов

Изображение слайда
45

Слайд 45: Методы улучшения характеристик МОПТ

45 I. Создание мелкозалегающих слаболегированных областей стока/истока ( Lightly Doped Drain, LDD- области) Концентрация примеси в LDD- областях составляет 4·10 18 ÷ 8·10 18 см -3, в то время как в областях стока/истока она достигает 5·10 19 ÷ 1·10 20 см -3. Уменьшение глубины залегания LDD -областей до 10 нм приводит к увеличению сопротивления слоёв истока и стока до 10 кОм/квадрат, что ограничивает нагрузочную способность транзистора. LDD-области должны перекрываться затвором, чтобы предотвратить снижение нагрузочной способности транзистора. Создание LDD -областей обеспечивает: снижение напряженности электрического поля в канале на границе со стоком, что уменьшает энергию горячих носителей, которые вызывают долговременную деградацию параметров транзистора повышение напряжения прокола повышение напряжения инжекционного лавинного пробоя уменьшение DIBL -эффекта ( drain induced barrier lowering понижение потенциального барьера, обусловленное стоком) снижение эффекта модуляции длины канала

Изображение слайда
46

Слайд 46

46 II. Создание ореола (halo) вокруг LDD- областей истока/стока Проникновение области обеднения стока в канал является основной причиной появления короткоканальных эффектов. Наиболее распространённым решением этой проблемы является реализация так называемого обратного эффекта короткого канала, когда с уменьшением длины канала пороговое напряжение возрастает. Решением данной задачи является создание вдоль канала, вокруг LDD- областей истока и стока, ореола (halo) с помощью ионной имплантации (ИИ) в кармашки (pockets). Принцип действия ореола основан на том, что пороговое напряжение МОП-транзистора зависит от средней концентрации примеси под затвором, а не от её горизонтального распределения. Поэтому введение ореола увеличивает пороговое напряжение, однако практически не влияет на среднюю подвижность носителей в канале. Методы улучшения характеристик МОПТ Ореол создаётся ИИ примеси того же типа проводимости, что и карман. ИИ чаще всего выполняется под углом 20˚–30˚ до 90 ˚ по отношению к ионному пучку. Ореол делают обычно на этапе создания LDD -областей. Энергию имплантации выбирают достаточно большую, чтобы увеличить глубину залегания ореола. Во время отжига областей истока и стока, примесь диффундирует за LDD-области, обеспечивая показанный на рисунке профиль распределения примеси.

Изображение слайда
47

Слайд 47

47 II. Создание ореола (halo) вокруг LDD- областей истока/стока Проникновение области обеднения стока в канал является основной причиной появления короткоканальных эффектов. Наиболее распространённым решением этой проблемы является реализация так называемого обратного эффекта короткого канала, когда с уменьшением длины канала пороговое напряжение возрастает. Решением данной задачи является создание вдоль канала, вокруг LDD- областей истока и стока, ореола (halo) с помощью ионной имплантации (ИИ) в кармашки (pockets). Принцип действия ореола основан на том, что пороговое напряжение МОП-транзистора зависит от средней концентрации примеси под затвором, а не от её горизонтального распределения. Поэтому введение ореола увеличивает пороговое напряжение, однако практически не влияет на среднюю подвижность носителей в канале. Методы улучшения характеристик МОПТ Ореол создаётся ИИ примеси того же типа проводимости, что и карман. ИИ чаще всего выполняется под углом 20˚–30˚ до 90 ˚ по отношению к ионному пучку. Ореол делают обычно на этапе создания LDD -областей. Энергию имплантации выбирают достаточно большую, чтобы увеличить глубину залегания ореола. Во время отжига областей истока и стока, примесь диффундирует за LDD-области, обеспечивая показанный на рисунке профиль распределения примеси.

Изображение слайда
48

Слайд 48

48 Методы улучшения характеристик МОПТ III. Крутое ретроградное распределение примеси в кармане (Super Steep Retrograde Well, SSRW) Крутое ретроградное распределение примеси (Super Steep Retrograde Well, SSRW) создаётся путём медленной диффузии мышьяка или сурьмы для р-канальных приборов и индия для n-канальных. Или же создается ионной имплантацией под углом 20˚- 30 ˚. Достоинства применения SSRW: возможность независимой регулировки порогового напряжения и концентрации примеси в подложке уменьшается влияние короткоканальных эффектов увеличение поверхностной подвижности носителей Недостатки применения SSRW: увеличение подпорогового тока

Изображение слайда
49

Слайд 49

49 Методы улучшения характеристик МОПТ IV. Использование «напряженного кремния» Суть технологии лежит в изменении расстояния между атомами кремния. Для этого используют материал, у которого расстояние между атомами больше/меньше, чем у кремния, и “соединяют” кристаллические решетки. При сведении этих материалов на расстояния, не превышающих межатомные, между ними возникает взаимодействие. Эти межатомные силы вызывают искажение строения кристаллической решетки, расстояние между атомами на приконтактном участке изменяется, что облегчает протекание тока. В n MOПТ поверх транзистора в направлении движения электрического тока наносится слой нитрида кремния (Si3N4), в результате чего кремниевая кристаллическая решетка и "растягивается". В p МОПТ "растяжение" достигается за счет нанесения слоя SiGe в зоне образования носителей тока - здесь решетка "сжимается" в направлении движения электрического тока, и потому "дырочный" ток течет свободнее. В обоих случаях прохождение тока значительно облегчается: в первом случае - на 10%, во втором - на 25%. Сочетание же обеих технологий дает 20-30-процентное увеличение быстродействия КМОП ИС.

Изображение слайда
50

Слайд 50

50 Масштабирование подзатворного диэлектрика Прогноз масштабирования толщины подзатворного SiO 2 Кванто-механический эффект По прогнозу SIA масштабирование толщины SiO 2 должно было закончиться в 2002-2005 гг до предельной величины ~2 нм, после чего, начиная с технологии 0,13-микронной технологии предполагалось использовать подзатворные диэлектрики на основе новых материалов. Однако, этот прогноз не сбылся. Доказательством этого является технологии 90 нм и 65 нм от Intel, где используется SiO 2 толщиной 1,2 нм. Так как вследствие кванто-механического эффекта и обеднения поликремниевого затвора, заряд в канале и в инверсном слое локализирован на некотором расстоянии от границы Si/SiO и от границы Si / Si *, суммарное увеличение эффективной толщины оксида в МОПТ в режиме инверсии составляет около 0,7 нм, что дает возможность использовать SiO 2 при дальнейшем масштабировании МОПТ, вплоть до технологии 45 нм.

Изображение слайда
51

Слайд 51

51 Материал Отличительные свойства Si 3 N 4 k~7. Небольшое преимущество по сравнению c SiO 2 Ta 2 O 5 Необходим промежуточный(буферный) слой SiO 2. Невозможность использования Si * затвора TiO 2 Необходим промежуточный(буферный) слой SiO 2. Невозможность использования Si * затвора. HfSiON k~15. Невозможность использования Si * затвора. Идут исследования. Высокие пороговые напряжения. HfO 2 k~25. Невозможность использования Si * затвора. Уже при ~500°C начинает кристаллизоваться. Высокие пороговые напряжения. HfZrOx k~ 10. Высокие пороговые напряжения. Использование High-K материалов в качестве подзатворного диэлектрика Hidh-K материалы позволяют использовать более толстые диэлектрические слои для получения аналогичных параметров инверсионного слоя. Эквивалентная толщина диэлектрика вычисляется по формуле: Эмпирическое соотношение между толщиной оксида и эффективной длиной канала L = 45 * T ox. Следовательно, использование High-K в качестве подзатворного диэлектрика дает возможность дальнейшего масштабирования МОПТ. Достоинства : малые токи утечки, снижается дефектность структуры подзатворного диэлектрика Недостатки : h igh-K-диэлектрики плохо сочетаются с поликристаллическим кремнием, ослабляется управляющая способность затвора, связанная с двумерным распределения напряженности электрического поля

Изображение слайда
52

Слайд 52

52 Проблемы при миниатюризации межсоединений Роль задержки в линиях разводки неуклонно растет: 1) до 90-х гг. доминировали задержки в самом транзисторе 2) в настоящее время (60…90 нм) времена задержки в приборах составляют ~ 1пс; 1 мм линии ~ 6 пс 3) в 2015 (22 нм) ожидаются значения 0,1 пс в приборе и ~ 30 пс на 1 мм линии межсоединения Способом уменьшения RC задержки в линиях межсоединений является использование изоляторов с низким значением диэлектрической проницаемости ( low - K insulators ) изолирующих слоев, на которую положена линия, что позволяет увеличить эффективную скорость распространения сигнала по линии. Желательно, чтобы проницаемость приближалась к единице. В настоящее время изолирующие слои многоуровневой разводки имеют проницаемость от 3,5 до 2,6. В десятилетней перспективе ожидается снижение этой величины до уровня < 2. Для этого используются различные полимеры (органические и неорганические) и модифицированные окислы.

Изображение слайда
53

Слайд 53: Перспективные разработки для дальнейшего масштабирования МОПТ

53 I. Транзистор с двойным затворм Такой подход позволяет эффективно управлять энергетическим барьером между истоком и стоком и существенно ослабить большинство короткоканальных эффектов в транзисторах с проектными нормами менее 50 нм. II. КНИ-структуры КНИ-структуры отличаются высокой радиационной стойкостью и повышенной надёжностью при высоких температурах. Короткоканальные эффекты в КНИ-приборах могут быть подавлены простым уменьшением толщины кремниевого слоя. Недотатки: большой подпороговый ток, вследствии малых емкостей задержка в вентилях меньше задержки в межсоединениях. III. Структуры с периодически меняющейся концентрацией Оказывается, в полупроводнике с периодически меняющейся концентрацией примесей электроны способны двигаться значительно быстрее. Новая технология недорога, легко встраивается в обычный процесс полупроводникового производства. IV. МОПТ с динамически изменяющимся пороговым напряжением При уменьшении напряжения на затворе (то есть когда транзистор переходит в пассивный режим работы) у таких транзисторов увеличивается пороговое напряжение и, следовательно, уменьшается подпороговый ток. При увеличении напряжения на затворе пороговое напряжение падает, что приводит к росту тока стока и увеличению нагрузочной способности транзистора. Конструктивно DTMOS-транзисторы представляют собой обычный КНИ МОП-транзистор, у которого затвор соединён с подложкой.

Изображение слайда
54

Слайд 54

Изображение слайда
55

Слайд 55

Наиболее распространнной конструкцией МОП- транзистора является LDD (Lightly Doped Drain) структура. Конструктивной особенностью является наличие мелких слаболегированных областей, которые удлиняют области истока и стока в сторону канала. Концентрацию легирующей примеси в этих областях (фосфор и бор) и режим разгонки выбирают таким образом, чтобы получить плавный p-n-переход. Обычно концентрация примеси составляет от 4*10 18 до 8*10 18 см -3, в то время как в n± областях она достигает 5*10 19 - 1*10 20 см -3. Полученное таким способом снижение напряженности электрического поля в канале на границе со стоком уменьшает энергию горячих электронов, которые вызывают долговременную деградацию параметров транзистора. Слаболегированные LDD-области также повышают напряжение прокола, инжекционного и лавинного пробоя транзистора, уменьшают DIBL (drain induced barier lowering – понижение потенциального барьера, обусловленное стоком) ) -эффект и эффект модуляции длины канала.

Изображение слайда
56

Слайд 56

Изображение слайда
57

Слайд 57

Транзистор Tri-Gate, 22- нм

Изображение слайда
58

Слайд 58

Результатом такого конструкторского решения является снижение сопротивления транзистора в открытом состоянии, увеличение сопротивления в закрытом и более быстрое переключение между этими состояниями. Вместе с этим стало возможным снижение рабочего напряжения и уменьшение токов утечки. Как следствие — новый уровень энергоэффективности и солидный прирост производительности в сравнении с существующими аналогами.

Изображение слайда
59

Слайд 59: тенденции в изменении разрешающей способности литографического процесса

полушаг – это минимальный размер литографических параметров на кристалле.

Изображение слайда
60

Слайд 60: CMOS technologies - key features

Technology 0.18 um 0.25 um 0.35 um 0.50 um Supply Voltage (V) 1.8 2.5 3.3 3.3 *2 Available Interface (V) 1.8/2.5/3.3 2.5/3.3 3.3/5.0 3.3/5.0 Available Poly/Metal Layers 2P6M *1 2P5M 2P4M 2P4M Substrate P-sub P-sub P-sub P-sub Mixed- Signal Options *3 Triple-well Yes Yes Yes No Diffusion Resistor Yes Yes Yes Yes Capacitor Poly-Poly & Bulk-Poly Poly-Poly Poly-Poly & Bulk-Poly Bulk-Poly Mass Production Availability Now Now Now Now *1: "2P6M" means Poly 2 Layers + Metal 6 Layers. *2: Please contact us, before using the 0.50um technology at 5 V. *3: No limitation in the combination of Mixed-Signal Option. CMOS technologies - key features

Изображение слайда
61

Слайд 61: Физические и механические свойства германия, кремния и арсенида галлия

Изображение слайда
62

Слайд 62: Схематическое представление кристаллической решетки кремня

Изображение слайда
63

Слайд 63: Схематическое представление плоскостей с различными индексами Миллера в кубической решетке

Изображение слайда
64

Слайд 64

Изображение слайда
65

Слайд 65

Изображение слайда
66

Слайд 66: Процесс Чохральского для выращивания кристаллов кремния

Кварцевый тигель Кристалл кремния Расплавленный кремний Кристалл затравка Шейка кристалла

Изображение слайда
67

Слайд 67

Изображение слайда
68

Слайд 68

Изображение слайда
69

Слайд 69

Изображение слайда
70

Слайд 70: Зонная плавка является одним из наиболее эффективных методов глубокой очистки полупроводников. Идея метода связана с различной растворимостью примесей в твердой и жидкой фазах

1 - Держатель 2 - Обмотка нагревателя 3 - Монокристаллический кремний 4 - Затравочный монокристалл 5 - Держатель 6 - Расплавленная зона 7 - Стержень из поликристаллического кремния Зонная плавка является одним из наиболее эффективных методов глубокой очистки полупроводников. Идея метода связана с различной растворимостью примесей в твердой и жидкой фазах

Изображение слайда
71

Слайд 71

Изображение слайда
72

Слайд 72

Изображение слайда
73

Слайд 73

Изображение слайда
74

Слайд 74

Изображение слайда
75

Последний слайд презентации: Проектирование и технология ЭКБ: Список использованных и рекомендуемых источников

75 Список использованных и рекомендуемых источников Технология, конструкции и методы моделирования кремниевых интегральных микросхем: в 2 ч. / Королев М.А., Крупкина Т.Ю., Ревелева М.А., под общей ред. Чаплыгина Ю.А. – М.: БИНОМ. Лаборатория знаний. – 2007. Ч. 1: Технологические процессы изготовления кремниевых интегральных схем и их моделирование. – 397 с. Технология, конструкции и методы моделирования кремниевых интегральных микросхем: в 2 ч. / Королев М.А., Крупкина Т.Ю., Путря М.Г., Шевяков В.И., под общей ред. члена-корр. РАН профессора Чаплыгина Ю.А. – М.: БИНОМ. Лаборатория знаний. – 2009. Ч. 2: Элементы и маршруты изготовления кремниевых ИС и методы их математического моделирования. – 422 с. Коледов Л.А. Технология и конструкции микросхем, микропрорцессоров и микросборок: Учебник для вузов / М.: Радио и связь, 1989. – 400 с. Технология СБИС: В 2-х кн. Кн. 2 / Пер. с англ. Под ред. Зи С. – М.: Мир, 1986. – 453 с. Малышева И.А. Технология производства интегральных микросхем: Учебник для техникумов / М.: Радио и связь, 1991. – 344 с. Программа для дистанционного обучения по курсу «Технология СБИС» / http://sbis.karelia.ru/ [ Электронный ресурс ]. – 2009. Киреев В.Ю. «Введение в технологии микроэлектроники и нанотехнологии». ГНЦ РФ «ЦНИИХМ», 2008 г.

Изображение слайда