Презентация на тему: Модуль центрального процессора TMS320F28x

Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Математический блок модуля центрального процессора TMS320F28x
Математический блок модуля центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Блок адресации памяти данных модуля центрального процессора TMS320F28x
Блок адресации памяти данных модуля центрального процессора TMS320F28x
Блок адресации памяти данных модуля центрального процессора TMS320F28x
Блок адресации памяти данных модуля центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
Модуль центрального процессора TMS320F28x
1/20
Средняя оценка: 4.4/5 (всего оценок: 65)
Код скопирован в буфер обмена
Скачать (316 Кб)
1

Первый слайд презентации: Модуль центрального процессора TMS320F28x

Регистр множимого (XT) используется чаще всего для того чтобы сохранить 32-разрядное значение целого числа со знаком перед 32-битным умножением. Младшая 16-разрядная часть регистра XT доступна как регистр TL, а старшая 16-разрядная часть – как регистр T. Регистр T может использоваться, чтобы определить значение сдвига для некоторых операций сдвига влево и вправо. В этом случае, в зависимости от команды, используется от 4 до 6 младших бит регистра T, которые кодируют количество сдвигов – от 0 до 32, если сдвиг производится в аккумуляторе, и от 0 до 64, если сдвиг производится в паре регистров ACC и P.

Изображение слайда
2

Слайд 2: Модуль центрального процессора TMS320F28x

Регистр произведения (P) типично используется для захвата 32-разрядного результата умножения. Он может также быть загружен прямо 16- или 32-разрядными данными из ячейки памяти; 16-разрядной константой, 32-разрядным аккумулятором; 16-разрядным или 32-разрядным адресуемым регистром модуля CPU. Регистр P может быть обработан как 32-разрядный регистр или как два независимых 16-разрядных регистра: PH (старших 16 битов) и PL (младших 16 битов).

Изображение слайда
3

Слайд 3: Модуль центрального процессора TMS320F28x

Когда определенные команды обращаются к P, PH, или PL, все 32 бита копируются в сдвигающее устройство АЛУ, которое может выполнять левый сдвиг, правый сдвиг или оставлять данные в исходном виде. Действие сдвигающего устройства для этих команд определено тремя битами режима сдвига (PM ) регистра состояния ST0 и битом AMODE регистра состояния ST1: Когда сдвигающее устройство исполняет левый сдвиг, младшие биты последовательно заполняются нулями. Команды, которые используют PH или PL как операнды, игнорируют режим сдвига. Значение битового поля PM Режим сдвига 000 Левый на 1 001 Нет 010 Правый на 1 011 Правый на 2 100 Правый на 3 101 Правый на 4 (если AMODE = 1, левый на 4) 110 Правый на 5 111 Правый на 6

Изображение слайда
4

Слайд 4: Математический блок модуля центрального процессора TMS320F28x

АЛУ (32) Шина программ ( Program Bus ) Шина данных ( Data Bus ) Шина данных ( Data Bus ) Сдвиг R/L (0-16) Сдвиг R/L (0-16) Умножитель 32 X 32 или два умножителя 16 X 16 XT (32) или T/TL P (32) или PH/PL Сдвиг R/L (0-16) ACC (32) MUX MUX

Изображение слайда
5

Слайд 5: Математический блок модуля центрального процессора TMS320F28x

При умножении регистр XT используется для захвата первого операнда и умножает его на второй, который загружается из памяти. Если регистр XT загружается из области памяти данных, а второй операнд извлекается из программной памяти, выполняется операция умножения за один машинный цикл. Результат умножения помещается в регистр произведения P или прямо в аккумулятор ( ACC ). При выполнении операции умножения 32 x 32 бит 64-разрядный результат помещается в регистры P и ACC. Устройства аппаратного сдвига данных ( Сдвиг R/L) могут быть использованы параллельно с другими аппаратными модулями CPU. Обычно они используются для масштабирования промежуточных результатов вычислений при реализации алгоритмов управления в реальном времени или для деления/умножения на 2 n. Арифметико-логическое устройство (АЛУ) выполняет операции статической (безсдвиговой) математики. При этом первый операнд всегда содержится в аккумуляторе ( ACC, AH или AL ). Второй операнд может быть загружен из памяти данных, памяти программ, из регистра P или непосредственно из умножителя.

Изображение слайда
6

Слайд 6: Модуль центрального процессора TMS320F28x

Вспомогательные регистры (XAR0-XAR7). CPU содержит восемь 32-разрядных регистров, которые могут использоваться как указатели ячеек памяти или как регистры общего назначения. Многие команды позволяют обратиться к 16 младшим битам XAR0-XAR7. Эти 16 младших битов доступны как регистры AR0-AR7. AR0-AR7 могут использоваться как универсальные регистры для управления циклами и для 16-разрядных сравнений. n – номер от 0 до 7

Изображение слайда
7

Слайд 7: Модуль центрального процессора TMS320F28x

При доступе AR0–AR7, старшие 16 битов регистра (обозначаемые как регистры AR0H–AR7H), могут изменяться или сохранять свои значения, в зависимости от используемой команды. Регистры AR0H–AR7H доступны только как часть регистров XAR0–XAR7 (индивидуально недоступны). Для операций с ACC используются все 32 бита (@XARn). Для 16-разрядных операций, используются только младшие 16 битов, а старшие 16 битов игнорируются (@ARn). XAR0–XAR7 могут также использоваться командами с косвенной адресацией, чтобы обратится к произвольному значению в памяти программ.

Изображение слайда
8

Слайд 8: Модуль центрального процессора TMS320F28x

Указатель вершины стека (SP) разрешает использование программного стека в памяти данных. Указатель вершины стека имеет разрядность 16 бит и может адресовать только младшие 64Кб пространства данных. При сбросе SP указывает на адрес 0000 0400 16.

Изображение слайда
9

Слайд 9: Модуль центрального процессора TMS320F28x

Стек увеличивается по направлению от младших адресов к старшим. Указатель стека всегда адресует следующие свободные ячейки. Когда 32-битное значение сохраняется в стеке, первыми по адресу ADR сохраняются младшие 16 бит, затем по адресу ADR+1 сохраняются старшие 16 бит. Если при выполнении вызовов подпрограмм, обработке прерываний, обработке команд PUSH и POP значение SP превышает FFFF 16, следующим его значением будет 0000 16. Аналогично при уменьшении SP до значений меньше 0000 16, следующим значением будет FFFF 16.

Изображение слайда
10

Слайд 10: Модуль центрального процессора TMS320F28x

Указатель страницы данных (DP). В режимах прямой адресации, память разбита на блоки (страницы данных) объемом по 64 слова. Младшие 4М слов памяти данных разбиты на 65536 блоков. В режиме прямой адресации 16-разрядный DP содержит текущий номер страницы данных. Для изменения страницы данных необходимо загрузить в DP новое значение. Страница 0: 0000 0000 – 0000 003F Страница 1 : 0000 0040 – 0000 007F Страница 2: 0000 00 8 0 – 0000 00BF Страница 65535: 00 3 F FFC0 – 003F FFFF Страница данных Смещение Область памяти данных

Изображение слайда
11

Слайд 11: Блок адресации памяти данных модуля центрального процессора TMS320F28x

Для доступа к произвольным областям памяти данных в ЦСП TMS320F 2812 используются 2 основных режима: - режим прямой адресации; - режим косвенной адресации.

Изображение слайда
12

Слайд 12: Блок адресации памяти данных модуля центрального процессора TMS320F28x

Шина программ ( Program Bus ) Шина данных ( Data Bus ) 6 младших бит из регистра инструкций Память данных Блок адресации памяти данных модуля центрального процессора TMS320F28x

Изображение слайда
13

Слайд 13: Блок адресации памяти данных модуля центрального процессора TMS320F28x

В режиме прямой адресации 22-битный адрес доступа к памяти генерируется путем соединения содержимого регистра DP ( старшие 16 бит, Страница данных – Data Page) и 6 младших бит, задаваемых непосредственно в инструкции ( Смещение – Offset). Преимущество данного режима: когда DP установлен, имеется доступ к любой ячейке выбранной страницы в любом порядке. Недостатки: 1) при необходимости доступа к данным другой страницы, предварительно необходимо изменить содержимое DP ; 2) область памяти данных с адресами выше 003FFFFF 16 ( объем свыше 4 М ) недоступна с использованием регистра DP.

Изображение слайда
14

Слайд 14: Блок адресации памяти данных модуля центрального процессора TMS320F28x

В режиме косвенной адресации используются восемь 32-разрядных регистров XAR0…XAR7 для захвата полного 32-битного адреса операнда. Преимущество способа: при помощи ARAU ( арифметического блока адресации регистров ) «индексная» арифметика возможна в том же цикле, в котором осуществлялся доступ к ячейке памяти. Недостаток: доступ к произвольной области памяти данных возможен только после новой установки регистра-указателя. Режимы работы блока ARAU : постинкремент, преддекремент, индексное сложение и вычитание, стековые относительные операции, круговая и бит-реверсивная адресация.

Изображение слайда
15

Слайд 15: Модуль центрального процессора TMS320F28x

Атомарное АЛУ. Атомарными называются простые непрерываемые инструкции, в результате чего выполнение обработки данных по принципу «чтение – модификация – запись» может происходить на несколько циклов быстрее, чем по стандартному принципу «загрузка операнда – модификация – сохранение результата». Память CPU Чтение Запись АЛУ + Умножитель Загрузка Сохранение Регистры

Изображение слайда
16

Слайд 16: Модуль центрального процессора TMS320F28x

Стандартное выполнение процедуры: загрузка – модификация - сохранение 6 слов / 6 циклов Выполнение процедуры с использованием атомарного АЛУ: чтение – модификация – запись 2 слова / 1 цикл Пример выполнения алгоритма без использования и с использованием атомарного АЛУ: (( XAR2 )) ← (( XAR2 )) &1234H.

Изображение слайда
17

Слайд 17: Модуль центрального процессора TMS320F28x

« Pipeline » - конвейерная структура выполнения команд В ЦСП семейства С28 x используется специальная 8-этапная структура выполнения команд для увеличения производительности. Во время выполнения программы в восьми независимых фазах выполняются следующие базовые операции: - Извлечение инструкций из памяти программ. Фазы Fetch1 (F1 ) и Fetch2 (F2 ); - Декодирование инструкций. Фазы Decode1 (D1 ) и Decode2 (D2 ); - Чтение данных из памяти или из регистров CPU. Фазы Read1 (R1 ) и Read2 (R2 ); - Исполнение инструкций. Фаза eXecute (X ); - Запись результатов в память или регистры CPU. Фаза Write (W ). Извлеч. Декодир. F2 F1 D1 D2 R1 R2 X W Чтение Исп. Запись Конвейер С28 x

Изображение слайда
18

Слайд 18: Модуль центрального процессора TMS320F28x

F1: Instruction Address F2: Instruction Content D1: Decode Instruction D2: Resolve Operand Addr R1: Operand Address R2: Get Operand X: CPU doing “real” work W: store content to memory I5 и I7 обращаются к одному и тому же адресу 8 стадий конвейера F1 : Выставление 22-разрядного кода адреса инструкции на шину PAB ; F 2: Извлечение кода инструкции через 32 -разрядную шину PRDB и загрузка его в буфер инструкций; D1: Декодирование инструкции. В этой же стадии распознаются границы текущей инструкции в буфере инструкций и определяется адрес следующей инструкции, которая будет выполняться; D2: Определение адреса операнда. В этой же стадии инструкция из буфера инструкций загружается в регистр инструкций ( IR ), где завершается декодирование; R1: Выставление адреса операнда на шину данных (DRAB) или шину программ ( PAB ); R2: Чтение операнда через 32 -разрядную шину ( PRDB или DRDB) ; X : Реальное действие (модификация операндов, содержимого регистров, изменение режима ЦСП и т.д.). Основные арифметические и логические операции выполняются в АЛУ, результат записывается в один из CPU -регистров в конце фазы ; W: Запись результата в память или регистры. CPU выставляет адрес приемника на шину DWAB, формирует соответствующий строб записи, и данные через шину DWDB записываются в память. I 1 I 2 I 3 I 4 I 5 I 6 I 7 I 8

Изображение слайда
19

Слайд 19: Модуль центрального процессора TMS320F28x

X Циклы

Изображение слайда
20

Последний слайд презентации: Модуль центрального процессора TMS320F28x: Модуль центрального процессора TMS320F28x

F1 : Выставление 22-разрядного кода адреса инструкции на шину PAB. F 2: Извлечение кода инструкции через 32 -разрядную шину PRDB и загрузка его в буфер инструкций. D1: Декодирование инструкции. В этой же стадии распознаются границы текущей инструкции в буфере инструкций и определяется адрес следующей инструкции, которая будет выполняться. D2: Определение адреса операнда. В этой же стадии инструкция из буфера инструкций загружается в регистр инструкций ( IR ), где завершается декодирование. R1: Выставление адреса операнда на шину данных (DRAB) или шину программ ( PAB ). R2: Чтение операнда через 32 -разрядную шину ( PRDB или DRDB). X : Реальное действие (модификация операндов, содержимого регистров, изменение режима ЦСП и т.д.). Основные арифметические и логические операции выполняются в АЛУ, результат записывается в один из CPU -регистров в конце фазы. W: Запись результата в память или регистры. CPU выставляет адрес приемника на шину DWAB, формирует соответствующий строб записи, и данные через шину DWDB записываются в память.

Изображение слайда